verilog - cadence netlister si はフラットな Verilog ネットリストを生成できますか?

Question

私は階層を持つケイデンス回路図を持っています。コマンド ラインで si ネットリスターをバッチ モードで実行して、階層的な Verilog ネットリストを生成できます。フラットな Verilog ネットリストを作成できるかどうかを誰かが知っているかどうか疑問に思っていました。さまざまなオプションを試しましたが、機能しないようです。Google での検索では、これが可能かどうかについてさまざまな意見が寄せられているようです。

階層実行用の si.env ファイルは次のとおりです。

simLibName = "myLib"
simCellName = "myCell"
simViewName = "schematic"
simSimulator = "verilog"
simNotIncremental = 't
simReNetlistAll = 't
simViewList = '("gate" "functional" "verilog" "schematic" "symbol")
simStopList = '("functional" "verilog" "symbol")
simNetlistHier = t
simVerilogLaiLmsiNetlisting = 'nil
verilogSimViewList = '("gate" "functional" "verilog" "schematic" "symbol")
simVerilogAutoNetlisting = 't
simVerilogTestFixtureFlag = 'nil
simVerilogTestFixtureTemplate = "All"
simVerilogNetlistExplicit = 't
hnlVerilogTermSyncUp = 'nil
simVerilogFlattenBuses = 'nil
vtoolsUseUpperCaseFlag = 'nil
hnlVerilogCreatePM = 'nil
simVerilogTopLevelModuleName = ""
simHierarchyPrefix = ""
simNCVerilogHierPrefix = ""
verilogSimStopList = '("functional" "verilog" "symbol")
simVerilogPwrNetList = '("vddin_sub!" "vddout_sub!" "vddin!" "vddout!" "vddin_sub" "vddout_sub" "vddin" "vddout" "vddfx")
simVerilogGndNetList = '("vssfx!" "vss_sub!" "vssfx" "vss_sub")
vtoolsifForceReNetlisting = 'nil
simVerilogLibNames = '("stdcell_lib")
vlogifInternalTestFixtureFlag = 'nil
simVerilogBusJustificationStr = "U"
simVerilogTestFixtureTemplate = "All"
simVerilogDropPortRange = 't
simVerilogHandleUseLib = 'nil
simVerilogHandleAliasPort = 't
simVerilogPrintStimulusNameMappingTable = 'nil
simVerilogProcessNullPorts = 'nil
simVerilogIncrementalNetlistConfigList = 'nil
hnlVerilogNetlistStopCellImplicit = 'nil
simVerilogOverWriteSchTimeScale = 'nil
vlogifCompatibilityMode = "4.0"
simVerilogHandleSwitchRCData = 'nil
vlogifUseAssignsForAlias = 'nil
vlogifDeclareGlobalNetLocal = 'nil
vlogifSkipTimingInfo = 'nil
simVerilogEnableEscapeNameMapping = 't
simVerilogStopAfterCompilation = 't
simVerilogVhdlImport = 'nil
simVerilogTopCellCounter = 0
hnlSupportIterInst = 'nil

正直なところ、これらのオプションの多くが何をするのかわかりません。私はおそらく必要のないものを定義しています。文字通りネットリストにしたいだけです...シミュレーション用のセットアップは必要ありません。

Google 検索では、いくつかの場所で hnl* の代わりに fnl* を設定する必要があることが示されましたが、このフラットなネットリストを適切に機能させるためのレシピについて具体的なものは何もありませんでした。

誰かがこれの経験があり、フラットな Verilog ネットリストを適切に機能させることができたかどうか疑問に思っています。

ありがとう！