syntax-error - Verilog プログラム カウンターの構文エラー

Question

そのため、プログラム カウンター テスト ベンチで構文エラーが発生し、なぜ取得し続けるのかわかりません Verilog ソースに次の構文エラーがあります: "pc_tb.v", 20: トークンは 'initial' です 初期 ^

イニシャルの使い方が間違っていますか？パイプライン化されたデータパスを作成します。これは、これまでのところ機能していない唯一の部分です

//PC_TB.V USED TO TEST THE PC MODULE
`include"pc.v"
module pc_tb;
wire[15:0]out;
reg stall,hold
reg[9:0]Mux,Haz
reg[7:0]Mem[0:65535];
ProgramCounter g1(stall,hold,Mem,out,Mux,Haz);
initial begin
stall=1'b0
hold=1'b0;
Mem=0;
Mux=9'b000000010;
Haz=9'b000000000;
#5 Mem[2]=1;
#10 hold=1'b1;
#30 halt=1'b1;
#40 
initial
#100 $finish;
end
endmodule