verilog - 回路のエラーをチェックする

Question

これは非常に単純ですが、少し長い質問かもしれません。助けていただければ幸いです。
FPGA カード (正確には Spartan-3e) - 8 つのスイッチ、8 つの LED、および非常に単純な Verilog コード:

module Lab1_1(
    input [7:0] sw,
    output [7:0] ld
    );
    assign ld = sw;
endmodule

これにより、スイッチが LED に接続されるため、sw[0] が 1 の場合、ld[0] も 1 になります (または、少なくともそのように意図されています)。

これに対する演習 (英語に短縮し
て翻訳):隣接する信号が短絡する (非隣接では不可能!)

このような種類のエラーがある場合、チェックが包括的であることを確認するには、いくつの種類のテストベクトルが必要でしょうか? (最大で 256 個のテストベクトルがあり、これは少し多すぎるようです。)"

問題を理解するのに役立つものや、解決策を開始する方法を教えていただければ、本当に感謝しています。:)

score 1 · Accepted Answer

信号が伝わらない（導体が切れる）

すべての信号は、0 と 1 の両方の状態で実行する必要があります。

信号が 0 または 1 でスタックしている

1 -> 0 -> 1または0 -> 1 -> 0遷移はすべてのビットに対して実行する必要があります

隣接する 2 つ以上の信号が短絡する (非隣接では不可能!)

FPGA での配線後にどのネットが隣接する可能性があるか知っていますか? 0 -> 1 -> 0その場合: 隣接するすべての信号は、相補状態および状態で実行する必要があり1 -> 0 -> 1ます。いえ'hAA -> 'h55 -> 'hAA

短絡チェックでは、テスト中の消費電流も監視する必要があります。

ただし、RTL で隣接しているビットが配線された FPGA で隣接しているという保証はないと思います。

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