合成可能な Verilog ですべてのデジタル フェーズ ロックを実装する簡単な方法はありますか? すべて (VCO を含む) を合成する必要があります。ロックしようとしている信号は、システム クロック周波数の約 0.1 ～ 1% です。1980 年代の IEEE 論文から再構築したものを使用していますが、宣伝されているほど動作しません。
簡単にするために、ロックはバイナリパルス信号で動作します。
1445 次
FPGA デザインでは、通常、組み込みの DCM または PLL を使用します。
Cyclone 2 には、最大 4 つの PLL が組み込まれています。
Cyclone 2の PLL を見てください。