verilog - テストベンチ内で生成を使用して、さまざまなテスト モジュールをインスタンス化する方法は?

Question

テストベンチ内でさまざまなテスト手順を実行しようとしていますが、設定した生成フラグに応じてそれらを実行しました。以下のコードは、私が ModelSim に最上位として定義しているものです。これが私がやろうとしていることです:

module testbench
#( parameter FLAG1 = 0, parameter FLAG2 = 1)();
    ... // code here
    generate
        if (FLAG1 == 1)
            Component1(signals);
        else if (FLAG2 == 1)
            Component2(signals);
        else
            // set everything to zero
    endgenerate
endmodule

これで、このテストベンチ内のパラメーターのデフォルト値を設定して、さまざまなケースを実行できるようにしたいだけです。これは ModelSim PE Student Edition 10.4a では正常にコンパイルされますが、生成されたインスタンス名から信号を追加しようとすると、ModelSim はインスタンスの存在を認識しませんか?

** Error: (vish-4014) No objects found matching 'spi_tb/uut4/*'.

Answer 1

私はそれを考え出した。これは機能します。modelsim はインスタンスに genblk[i]/youInstanceNameHere という名前を付けるだけです。