verilog - ? === または <= を使用する場合の遅延時間

Question

使用する場合

input reg [7:0] ast, f_out;

ast === f_out ;

ast <= ast + 8'b00000001;

これらの操作 " === および <= " に対して、時間遅延が発生しましたか?

編集：1単位時間のような小さなものだと思いますが、間違っていますか?

使用言語: Verilog

Answer 1

使用する場合、<=つまりノンブロッキング割り当てを使用すると、シミュレーションサイクルの遅延が発生します。ブロッキングと非ブロッキングの割り当てについて読んでください。

また、割り当てではありません-処理せず、気に===しない等式演算子xz

Answer 2

むだ時間は、最も一般的には を使用して指定されます#。#あなたのコードには no が表示されているので、おそらく遅延はありません。

遅延を追加する別の方法は、specifyブロックを使用することですが、それも示していません。Verilog IEEE Std には、指定の例がたくさんあります。

シミュレーションを実行して時間値を出力することで、遅延を自分で確認できます。

$display($time);