私は CPU をシミュレートしており、高レベルのシミュレーション ツールを使用してこれを行っています。SystemC は、これらの目的に適したリソースです。私は2つのモジュールを使用しています:
データ経路
メモリー
CPU データパスは、独自の高レベル エンティティとしてモデル化されていますが、次のコードは、他のどの説明よりも確実に優れています。
以下はdatapath.hppです
SC_MODULE(DataPath) {
sc_in_clk clk;
sc_in<bool> rst;
///
/// Outgoing data from memory.
///
sc_in<w32> mem_data;
///
/// Memory read enable control signal.
///
sc_out<sc_logic> mem_ctr_memreadenable;
///
/// Memory write enable control signal.
///
sc_out<sc_logic> mem_ctr_memwriteenable;
///
/// Data to be written in memory.
///
sc_out<w32> mem_dataw; //w32 is sc_lv<32>
///
/// Address in mem to read and write.
///
sc_out<memaddr> mem_addr;
///
/// Program counter.
///
sc_signal<w32> pc;
///
/// State signal.
///
sc_signal<int> cu_state;
///
/// Other internal signals mapping registers' value.
/// ...
// Defining process functions
///
/// Clock driven process to change state.
///
void state_process();
///
/// State driven process to apply control signals.
///
void control_process();
// Constructors
SC_CTOR(DataPath) {
// Defining first process
SC_CTHREAD(state_process, clk.neg());
reset_signal_is(this->rst, true);
// Defining second process
SC_METHOD(control_process);
sensitive << (this->cu_state) << (this->rst);
}
// Defining general functions
void reset_signals();
};
以下はdatapath.cppです
void DataPath::state_process() {
// Useful variables
w32 ir_value; /* Placing here IR register value */
// Initialization phase
this->cu_state.write(StateFetch); /* StateFetch is a constant */
wait(); /* Wait next clock fall edge */
// Cycling
for (;;) {
// Checking state
switch (this->cu_state.read()) { // Basing on state, let's change the next one
case StateFetch: /* FETCH */
this->cu_state.write(StateDecode); /* Transition to DECODE */
break;
case StateDecode: /* DECODE */
// Doing decode
break;
case StateExecR: /* EXEC R */
// For every state, manage transition to the next state
break;
//...
//...
default: /* Possible not recognized state */
this->cu_state.write(StateFetch); /* Come back to fetch */
} /* switch */
// After doing, wait for the next clock fall edge
wait();
} /* for */
} /* function */
// State driven process for managing signal assignment
// This is a method process
void DataPath::control_process() {
// If reset signal is up then CU must be resetted
if (this->rst.read()) {
// Reset
this->reset_signals(); /* Initializing signals */
} else {
// No Reset
// Switching on state
switch (this->cu_state.read()) {
case StateFetch: /* FETCH */
// Managing memory address and instruction fetch to place in IR
this->mem_ctr_memreadenable.write(logic_sgm_1); /* Enabling memory to be read */
this->mem_ctr_memwriteenable.write(logic_sgm_0); /* Disabling memory from being written */
std::cout << "Entering fetch, memread=" << this->mem_ctr_memreadenable.read() << " memwrite=" << this->mem_ctr_memreadenable.read() << std::endl;
// Here I read from memory and get the instruction with some code that you do not need to worry about because my problem occurs HERE ###
break;
case kCUStateDecode: /* DECODE */
// ...
break;
//...
//...
default: /* Unrecognized */
newpc = "00000000000000000000000000000000";
} /* state switch */
} /* rst if */
} /* function */
// Resetting signals
void DataPath::reset_signals() {
// Out signals
this->mem_ctr_memreadenable.write(logic_sgm_1);
this->mem_ctr_memwriteenable.write(logic_sgm_0);
}
ご覧のとおり、CPU の遷移 (状態の変更) を処理するクロック駆動型のプロセスと、CPU の信号を設定する状態駆動型のプロセスがあります。
私の問題は、到着したときに###命令がメモリによって解放されることを期待していることです (命令は表示されませんが、命令は正しいです。メモリ コンポーネントは、hpp ファイルで確認できる in および out 信号を使用してデータパスに接続されています)。との両方が に設定されている"XXXXXXXXXXXXXXXXXXXXXXXXXXXXXXXX"ためmem_ctr_memreadenable、メモリが取得されます。メモリ モジュールは、インスタント コンポーネントになるように書き込まれます。これは、入力信号で定義された を使用して書き込まれます(読み取りイネーブルと書き込みイネーブルを含む)。メモリ コンポーネントは、信号が のときに取得します。mem_ctr_memwriteenable'0'SC_METHODsensitive"XXXXXXXXXXXXXXXXXXXXXXXXXXXXXX"mem_ctr_memreadenable'0'
なぜ'0'ですか？信号をリセットし、その信号を に設定し'1'ます。'0'読み取りイネーブル信号を保持し続ける理由がわかりません。
手伝って頂けますか？ありがとうございました。