verilog - clk_o2 がここに x があるのはなぜですか?

Question

初期段階で遅延を試みましたが、うまくいきません。Verilog の初心者であり、トレーニングの問題でした。

ClockDivisor コード

テストベンチ

結果

負のエッジで変更すると、clk_o2 で x が得られます