トップダウン手法を使用して Verilog で回路を設計する場合、回路の動作から始めて、すべてのモジュールで詳細を定義し、合成可能な構造回路を構築できます。しかし、自分のコードが合成可能かどうかはどうすればわかりますか? Verilog での合成をサポートするために従うべきガイドラインはありますか。
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IEEE 1364.1という「標準」がありますが、Martinが指摘したように、各ツールは必要なものをサポートしています。無料のリソースが必要な場合は、 Xilinx XST ユーザー ガイドをお勧めします。
また、構造 Verilog は通常、ネットリストに近い記述を作成していることを意味し、この場合に使用する構造は、合成可能な構造の小さなサブセットです。
于 2011-09-29T05:05:39.577 に答える
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使用する合成ツールに付属のドキュメントをお読みください。これにより、何ができるかがわかります。意図した結果を得るには、非常に具体的なコードを書かなければならない場合があります。
ただし、結局のところ、経験に勝るものはありません。定期的にコード (またはその一部) に対してシンセサイザーを実行し、ツールが生成するものを確認してください。
于 2011-09-28T10:10:13.140 に答える