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Verilog タスクについての私の理解では、それらはサブルーチンのように動作し、入力パラメーターと出力パラメーターの両方を受け入れることができます。を使用$displayすると、途中でレジスタ変数の値を確認できます。何らかの理由で、出力レジスタが引数を上書きしていないようです。次に例を示します。

`timescale 1 ps / 1 ps
`default_nettype none

module testbench;
reg clk;
reg data_reg = 8'h00;

always begin // 100MHz clock
    clk = 1'b1;
    #(5000);
    clk = 1'b0;
    #(5000);
end

task copy(input reg [7:0] din, output reg [7:0] dout);
begin
    $display("copy: before: din=%h, dout=%h",din,dout);
    @(negedge clk);
    dout = din;
    @(negedge clk);
    $display("copy: after: din=%h, dout=%h",din,dout);
end
endtask

initial
begin
    $display("data_reg=%h",data_reg);
    copy(8'hBC, data_reg);
    $display("data_reg=%h",data_reg);
    copy(8'h00, data_reg);
    $display("data_reg=%h",data_reg);
    $display("done");
    $finish;
end

endmodule

icarus-verilog シミュレーターの出力は次のとおりです。

data_reg=0
copy: before: din=bc, dout=xx
copy: after: din=bc, dout=bc
data_reg=0
copy: before: din=00, dout=bc
copy: after: din=00, dout=00
data_reg=0
done

タスクが呼び出されdata_regたときにレジスタが上書きされないのはなぜですか?copy

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幅を設定するのを忘れていたreg data_regので、幅は 1 ビットであり、たまたまそれに偶数の値を割り当てているため、ゼロになっています。

于 2011-09-30T07:05:28.070 に答える