シストリック アレイ (シグナル プロセッサで使用される) でリタイミングはどのように機能しますか? 使用されている負の遅延の概念があることを読みましたが、どのように遅延が負になる可能性があり、それが単なる抽象化である場合、それはどのように役立ちますか?
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リタイミングの基本モデルは、一連の組み合わせロジックによって相互接続されたレジスターのウェーブフロントがあり、回路内のさまざまなポイントでレジスターを再配置して、ロジックを通るすべてのパスが停止しないようにすることで、結果の回路のタイミングまたは面積を改善することです。同じ数のレジスタを通過します。簡単な例として、レジスターに供給する AND ゲートがあるとします。レジスターの入力への最長パスは 12ns、レジスターの出力からの最長パスは 6ns、AND ゲートの遅延は 3ns、クロック サイクル時間を 10ns まで下げる必要があります。これは、レジスタを削除し、AND ゲートの各入力に 1 つずつ、元のレジスタと同じクロックでクロックされる 2 つのレジスタに置き換えることで実現できます。これで、最長の入力パスが 9ns に短縮されました。出力パスを 9ns に拡張し、クロック サイクルの目標を達成しました。実際には、レジスタでの有効な到着時間に -3ns を追加しました (そして、有効な出力時間に +3ns を追加しました)。
リタイミングに関する Leiserson と Saxe の元の論文の修正版は、こちらから入手できます。 ウィキペディアには、短いながらも適切な記事があり、いくつかのリンクが含まれています。IEEE Xplore または ACM Digital Library にアクセスできる場合は、Design Automation Conference または International Conference on Computer-Aided Design の議事録からリタイミングを検索すると、多くの記事が得られるはずです。これは、何年にもわたって活発な研究分野でした。 .
于 2009-05-01T22:57:16.480 に答える