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I have understood how the cache coherence FSM works for single private L1 cache and a common LLC/memory. But couldn't find good resources where they discuss about cache coherence when there are 2 private caches - L1 and L2 and a common memory. I don't understand where the interconnection network is placed in the whole model, what does L1 caches snoop and their FSM.

質問があります。スレッドが変数を変更した場合、同じ物理コア (別のハイパースレッド コア) 上のスレッドは、他のコアよりも先に変更を認識しますか? それとも、他のすべてのコアがそれを見るまで待たなければなりませんか?

同じ物理コアに 2 つのスレッドを固定しようとしましたが、パフォーマンスが低下します。2 つのコアが多くのリソースを共有しているためです。しかし、同期に関しては。同じ物理コアにスレッドを配置することは役に立ちますか?

ありがとう！