ザイリンクス FPGA の VHDL プロジェクトに取り組んでいて、岐路に立たされました。
たとえば、2 つの信号 (C=A+B) を追加する必要がありますが、ザイリンクスには、そのジョブを実行するコンポーネントを生成できるツールがあることがわかりました。
しかし、これは標準の VHDL で実装することもできます: C <= A + B
標準の VHDL を使用する場合、コードは移植可能ですが、スループットは低下しますか?
つまり、特別なコンポーネントは FPGA などの内部で DSP 機能を使用して高速化するのでしょうか、それともシンセサイザーは通常これを処理できますか?
何かを推測できるときはいつでもそうしてください。
特に加算器や乗算器などの単純なものの場合、パフォーマンスが影響を受けることはほとんどありません。RAM ブロックでさえ、多くの目的で簡単に推測できます。非常に特定のベンダー ブロックの動作が必要な場合にのみ、ベンダー コンポーネントをインスタンス化する傾向があります。
DSP ブロックは、適切な幅 (またはそれ以下) の加算器および乗算器用の VHDL コードを記述し、ブロック内で利用可能なものと一致するパイプライン処理を行う場合に適切に使用されます。より高度に (たとえば) ザイリンクスの DSP ブロックのオペコード入力を使用する場合は、ブロックをインスタンス化する必要があります。