問題タブ [vhdl]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
embedded - HDLはどこから始めればよいですか？
私は独学の組み込み開発者です。私は主にCとASMでプログラムされたAVRを使用していますが、他のシステムに手を出しています。CPLDやFPGAなどのより複雑なデバイスに移行したいと考えていますが、どこから始めればよいのかわかりません。だから私の1.5の質問は次のとおりです。
- VHDLとVerilogのどちらが好きですか。その理由は何ですか。
- HDLの経験がない人にとって、そのような獣の学習を始めるための良い方法は何ですか？
concatenation - VHDL でのビットの連結
VHDL でビットを連結するにはどうすればよいですか? 次のコードを使用しようとしています。
ケース b0 & b1 & b2 & b3 は ...
そしてそれはエラーをスローします
ありがとう
processor - FPGA ボードに実装されたコンフィギュラブル プロセッサ
大学の中間プロジェクトでは、構成可能なプロセッサを設計し、VHDL でコードを記述してから、Digilent の Spartan 3E FPGA ボードで合成する必要があります。私は初心者なので、コンフィギュラブル プロセッサに関する情報や、コンセプトに関連するアイデアを教えていただけますか?
verilog - ハードウェア記述言語 (Verilog、VHDL など) のベスト プラクティスは何ですか?
HDL コードを実装する際に守るべきベスト プラクティスは何ですか?
より一般的なソフトウェア開発分野と比較した場合の共通点と相違点は何ですか?
vhdl - QuartusIIのコンパイルを高速化するにはどうすればよいですか
私はアルテラQuartus2を使用してカスタム8ビットプロセッサを実行していますが、ラップトップでコンパイルするには永遠に時間がかかります。私はシミュレーションのみを使用しており、回路図（ブロック図）とVHDLでプロセッサを作成しています。現在、コンパイルには約10分かかります。これは、プロジェクトのデバッグフェーズにいるため、内部のタイミングを修正し、何が起こるかを確認するためにほとんど変更を加えないため、面倒です。
実際にはFPGAに配置していないので、「フィッター」と「アセンブラー」のコンパイルフェーズが必要ですか？
1つのlpm_ram_dqのメモリファイルの内容を変更して、再コンパイルせずにシミュレーションでテストできますか？
要約すると、誰もがそれをより速くコンパイルする方法を知っていますか？
microcontroller - マイクロコントローラ + Verilog/VHDL シミュレータ?
長年にわたり、私は多数のマイクロコントローラー ベースのプロジェクトに取り組んできました。主に Microchip の PIC を使用しています。私はさまざまなマイクロコントローラー シミュレーターを使用してきました。実際には、マイクロコントローラーが単独で存在することはなく、ファームウェアの動作は環境に依存します。ただし、私が使用した sim はどれも、マイクロコントローラー以外のものに対してまともなサポートを提供していません。
最初に考えたのは、ボード全体を Verilog でモデル化することでした。しかし、CPU モデル全体を作成したくはありません。また、私が使用しているチップの既存のモデルを見つけることができませんでした。とにかく、その詳細レベルで proc をシミュレートする必要はありませんし、したくもありません。また、通常のプロセッサ sim が提供するデバッグ機能を保持したいと考えています。
理想的なソリューションは、従来のプロセッサ シミュレータと Verilog モデルを接続するハイブリッド シミュレータであると思われます。
そのようなものは存在しますか？
verilog - 動的にプラグ可能なモジュールを VHDL で実行できますか?
C (組み込み) では、モジュールをロードできる関数ポインター テーブルとアドレス範囲を定義することで、プラグインを実装できます。
これには、領域を割り当てて関数テーブルの場所を定義するリンカー ディレクティブが必要です。
HDL / VHDL または Verilog にも同様のメカニズムはありますか。
私が考えているのは、FPGA 内のゲートのブロックを拡張機能用に定義し、インターフェイスするポートを定義し、後でこのブロックにロジックをロードして特定の操作を実行できるようにすることだと思います。
FPGA はプラグインが配信される通信システムの一部であるため、これは実行時に行う必要があります。
embedded - FPGA 開発プロジェクトに適したサイト/ブログ
FPGA 開発に関する興味深いオンライン リソース (サイト、ブログなど) を探しています。私が求めているのは、試して学ぶことができる楽しい (そしてできれば高すぎない) プロジェクトの例です。
algorithm - ビットいじりによるラウンドロビン スケジューリングで次を見つける
次の問題を考えてみましょう。ワンホット エンコーディングで現在スケジュールされているスレーブを表すビット文字列があります。たとえば、「00000100」(左端のビットが #7、右端のビットが #0) は、スレーブ #2 がスケジュールされていることを意味します。
ここで、ひねりを加えて、ラウンド ロビン スケジューリング スキームで次にスケジュールされたスレーブを選択したいと思います。どのスレーブが実際にスケジュールされたいかを示す「リクエストマスク」があります。次の奴隷は希望者からのみ選ばれます。
いくつかの例 (左にローテーションすることでラウンドロビン スケジューリングが行われると仮定します)。例1:
- 現在：「00000100」
- マスク：「01100000」
- 次のスケジュール: "00100000" - 通常のラウンドロビンでは、#2 の後に #3、次に #4 が来るはずですが、要求がないため、#5 が選択されます。
例 2:
- 現在：「01000000」
- マスク：「00001010」
- 次: "00000010" - スケジューリングは左に循環することによって行われ、#1 はその順序で最初に要求しているスレーブです。
さて、これはループで簡単にコーディングできます。しかし、実際には、ループなしで少しいじる操作で結果を取得したいと考えています。動機: これを VHDL/Verilog のハードウェア (FPGA) に実装したい。
ボーナスは、任意の量のスレーブ N に対して汎用的なアルゴリズムを構成することです。
ところで、これは宿題の問題ではありません。何らかの方法でスレーブをスケジュールし、スレーブの要求によってスケジュールを調整したい場合はいつでも、これは重要な問題です。私の現在の解決策はやや「重い」ものであり、明らかな何かが欠けているかどうか知りたいと思っていました。
logic - このデジタル ロジックを Verilog または VHDL でどのように実装しますか?
FPGA にプログラムできるように、いくつかのデジタル ロジックを Verilog または VHDL で実装する必要がある別の stackoverflow の質問への回答を投稿しました。
次のロジック ダイアグラムを Verilog、VHDL、またはその他のハードウェア記述言語でどのように実装しますか?
番号付きのボックスは、フィールド内のビットを表します。各フィールドにはKビットがあり、現在のビットとマスクのビットはコンピュータ システムによって提供されます (ラッチ レジスタまたは同等のものを使用)。次のビットは、同じコンピューター システムに読み戻されます。
代替テキスト http://img145.imageshack.us/img145/5125/bitshifterlogicdiagramkn7.jpg
