diagram - VHDL ブロック図を描画するためのプログラム?

Question

VHDL ファイルのコレクションを解析し、それらからブロック ダイアグラムを作成できる無料のプログラムはありますか?

javadoc が一連のクラスのドキュメントを解析した後にクラス ダイアグラムを構築するのと同様に、階層のドキュメントに沿ってブロック ダイアグラム イメージを構築するプログラムをさらに探しています。

Answer 1

アルテラのQuartusは、VHDLをコンパイルし、VHDL信号を表す最上位の回路図ブロックを提供します。XilinxISEと同じです。オープンソースソフトウェアではありませんが、無料でダウンロードして使用できます。

Answer 2

とにかくオープンソースはありません。しばらく前に、Verilogデザインに似たものを探しましたが成功しませんでした。

Answer 3

Synplify Pro と Synplify Premier には RTL ビューアがあり、これまでに見たプログラムの中で私のお気に入りのプログラムです。また、Xilinx ISE、Altera の Quartus、Mentor の HDL デザイナーで RTL ビューアを見たこともあります。

Answer 4

Mentor の HDL デザイナーはこの目的のためのものですが、無料ではありませんが、割引価格の学生向けバージョンを入手できる可能性があります。

thetrus が指摘したように、Quartus には RTL ビューアーもありますが、それによって生成されるダイアグラムの品質はかなり低く、ドキュメントには実際には使用できません。それらは、合成のバグをキャッチするのに最も役立ちます。