embedded - VHDL の <= と := の違いは何ですか?

Question

現在、私は VHDL を使用していくつかの FPGA 設計手法を学んでいます。私の問題は、VHDL で := と <= を同じ意味で使用できるかどうかですが、定数宣言で := を使用し、代入で <= を使用しているのを見たことがありますか? 前もって感謝します！

Answer 1

ルールはこれよりも少し複雑ですが、基本的<=には、信号の割り当てを行うために使用します。これは、次のデルタサイクルで有効になります。:=変数の割り当てを行うために使用します。これはすぐに行われます。したがって、信号がある場合は、常にを使用します<=。変数がある場合は、常にを使用します:=。

これが一般的に遭遇するケースではない場所もあります。たとえば、初期化で:=は、シグナルにも使用されます。

それで：

signal some_signal : std_logic := '0'; -- 0 initial value
...
variable some_variable : std_logic := '0'; -- 0 initial value
...
some_signal <= '1'; -- will assign 1 at the next time step (delta cycle)
...
some_variable := '1'; -- assigns 1 immediately

Answer 2

<=

UseCase :次のサイクルで発生する信号の割り当て。

例：signal temp:std_logic_vector

:=

ユースケース:すぐに実行される変数の割り当て。

例：variable temp:std_logic_vector

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信号に初期値を追加する以外に、 も使用できます:=。