verilog - SystemVerilog クラスのラインカバレッジをサポートするツール/シミュレータはありますか?

Question

SystemVerilog コンポーネント用の自己テストコードがいくつかあり、テストですべて、特にクラスの失敗ケースがカバーされるようにしたいと考えています。必要なのは、Java などの他のオブジェクト指向言語で通常使用されるものと同様に、行/分岐のカバレッジだけです。

VCS (バージョン 2012.06) のカバレッジを使用してみましたが、SystemVerilog のサポートは限定的であり、SystemVerilog クラスのカバレッジはサポートされていません。これをサポートするシミュレーターまたはツールはありますか?

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SpringSoft (Synopsys が購入したばかり) の Certitude ツールは、テストベンチの有効性をチェックするツールです。基本的に、テストベンチコードのカバレッジを分析し、さらに多くのことを行います。

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2012/08/25

追って通知があるまで、答えは次のとおりです。

いいえ、SystemVerilog クラスのラインカバレッジをサポートするツール/シミュレータはありません。

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私は、ModelsimやAldec のカバレッジが必要なことをしてくれると思っていたでしょう。正直なところ、VCSにもあるように見えるので、他のツールにも同じ欠陥があるのではないでしょうか?

verilog - SystemVerilog クラスのライン カバレッジをサポートするツール/シミュレータはありますか?