問題タブ [system-verilog]
For questions regarding programming in ECMAScript (JavaScript/JS) and its various dialects/implementations (excluding ActionScript). Note JavaScript is NOT the same as Java! Please include all relevant tags on your question; e.g., [node.js], [jquery], [json], [reactjs], [angular], [ember.js], [vue.js], [typescript], [svelte], etc.
vector - システム Verilog でのパック ベクトルとアンパック ベクトル
System Verilog で管理しているコードを見ると、次のように定義されているシグナルがいくつか見られます。
および次のように定義されているその他のもの:
xはパックされていると定義されていますが、yはアンパックされていると定義されています。しかし、私はそれが何を意味するのか分かりません。
System Verilog のパック ベクトルとアンパック ベクトルの違いは何ですか?
編集: @Empi の回答に応えて、SV で記述しているハードウェア設計者が配列の内部表現を気にする必要があるのはなぜですか? パックされたシグナルを使用すべきではない、または使用できない場合はありますか?
verilog - DPI を使用してタスクを 'C にエクスポートする
DPI を使用して C ソースに接続された Verilog ベースのテストベンチがあります。現在、DPI を使用して、ファームウェア全体を作成する予定です。これを行うには、3つのことが必要です
- レジスタ読み取り
- レジスタ書き込み
- 割り込みハンドラ 理解したとおり、レジスタの読み取りと書き込みは、RTL テストベンチからエクスポートする必要があるタスクです。そして、割り込みハンドラー ('C から関数をインポートして実装しました)。
ほとんどのケイデンス ドキュメントを確認しましたが、有用なヒントは見つかりませんでした。ケイデンスユーザーコミュニティにも登録しましたが、登録が承認されるまで質問できないようです。
誰かがこれを知っている場合に備えて、助けていただければ幸いです。
verilog - verilogコンパイルですべての依存関係を見つける
ビルドフローのすべてのSystemVerilog依存関係を安価かつ正確に予測しようとしています。依存関係を過大に予測して、sv依存関係ではないVerilogファイルをいくつか見つけてもかまいませんが、依存関係を見逃したくありません。
すべての依存関係を判別するために、実際にVerilogを解析する必要がありますか？ティックインクルードプリプロセッサマクロがありますが、それらのティックインクルードは現在コンパイルされているすべてのコードをロードしていないようです。SYSTEM\_VERILOG\_PATH環境変数があります。SYSTEM\_VERILOG\_PATHどのモジュールがどのファイルで定義されているかを判断するために、その変数内のすべてのSystemVerilogファイルを解析する必要がありますか？
verilog - Verilog または SystemVerilog 用の TAP (Test Anything Protocol) モジュール
Verilogの TAP ( Test Anything Protocol ) 実装はありますか? そうすれば、prove を使用して結果を自動的にチェックできるので便利です。
更新: 2009 年 10 月 9 日: アサーションを使用しない理由を尋ねられました。部分的に TAP は、ファイル数やテスト数などの優れたレポートを提供してくれます。また、時間をかけて進行状況をレポートするために、smolder と共に使用することもできます。
2009 年 10 月 12 日: 最初と最後に多数のテストを実行し、ok、diag、fail 機能を備えた最小限の実装を探しています。is() は本当に便利ですが、必須ではありません。
system-verilog - SystemVerilog確率変数の確率分布を変更するには?
これは SystemVerilog 用です。確率変数が選択する値のセットで、値の重みまたは値の範囲を指定できることは知っていますが、適切なガウス分布が必要な場合はどうすればよいでしょうか? そのような制約をどのように記述しますか?
arrays - Verilog で 1D および 2D バイト配列を宣言して使用する方法は?
Verilog で 1D および 2D バイト配列を宣言して使用する方法は?
例えば。のようなことをする方法
vhdl - VHDL/Verilog 関連のプログラミング フォーラム?
VHDL または Verilog を使用したハードウェア設計は、最近ではプログラミングに似ています。しかし、SO メンバーは VHDL/Verilog プログラミングについてあまり積極的に話していないように見えます。
Verilog/VHDL/SystemVerilog または SystemC を使用したハードウェア設計を扱うフォーラムはありますか?
java - C 内から Java プログラムを実行/制御するにはどうすればよいですか?
ASIC シミュレータ内で System Verilog を実行しています。SV には、SV から C 関数を呼び出すためのインポート/エクスポート メカニズムと、C 内から SV 関数を呼び出すためのメカニズムがあります。
リアルタイムっぽい (非常に遅いストリーム) データを、シミュレーションから Java で作成するチャート作成プログラムに送信したいと考えています。シミュレーター/C プログラムからの定期的な更新で Java を呼び出す最良の方法は何ですか?
verilog - SystemVerilog パッケージでのパラメーター化の処理
SystemVerilog は、一般的なコード部分 (関数、型、定数など) の名前空間を提供するパッケージを追加しました。ただし、パッケージはインスタンス化されていないため、パラメーター化できず、パラメーター化されたメンバーの扱いには問題があります。実際には、カスタム型にはフィールド幅などを指示するいくつかのパラメーターがあることが非常に多いため、これはかなり制限的であることがわかりました。
私は通常、デフォルト値のパラメーターを使用し、一部のアプリケーションのパッケージ ソース コードを変更する必要があることを理解することでこれに対処しますが、これは非常に間違っているように思えます。しかし、これをよりきれいに処理する方法をまだ見つけていません。例えば：
これに対処するよりクリーンな方法を見つけた人はいますか？パッケージはコードをより安全に再利用できるようにする SV への非常に強力な追加機能であると考えているため、ぜひお聞きしたいのですが、この制限はかなり厳しいものです。