以下のような2つのプロセスがあります。
A = 1、B = 2、C = 3とすると、シミュレーションで発生するのは、rising_edge B=1とC=2です。これは、私が望む結果です。
しかし、デザインがfpgaに実装されている場合にも、これが当てはまることが保証されていますか?
私が心配しているのは、プロセスBCの余分なif状態に関連する遅延です。
AB : process(A,clk)
begin
if rising_edge(clk) then
B <= A;
end if;
end process;
BC : process(B,clk)
begin
if rising_edge(clk) then
if (some_statement) then
C <= B;
end if;
end if;
end process;