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現在は、Xilinix を使用した FPGA 設計手法に携わっています。設計上の問題を解決している間、ほぼ同様のステートメントに対して if-chainでelseifandが使用されていることを繰り返し発見しました。elsif

elsif(clk'event and clk='1') then
                 pr_state<=nx_state;

と

elseif S1=’0’ and  S0=’1’ then
     Z <= B;

私の問題は、これら 2 つの構造の違いは何ですか? それらは似ていますか？DL Perry の VHDL ブックやその他のオンライン VHDL チュートリアルのサイトを調べましたが、解決策が見つかりません。よろしくお願いします。

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ここでわかるように、
http:
//tams-www.informatik.uni-hamburg.de/vhdl/tools/grammar/vhdl93-bnf.htmlelseifはvhdlの有効なキーワードではありません。したがって、それが認識された場合、一部のツールベンダーは、あなたに好意を示したいと考えていました...上記で指摘したように、実際に他のベンダーを見たと思います

于 2012-09-03T06:45:13.773 に答える
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正しい構文は elsif のようです。どの VHDL リファレンスにも、elseif についての言及はありません。 http://www.eda.org/rassp/vhdl/guidelines/vhdlqrc.pdf
http://webdocs.cs.ualberta.ca/~amaral/courses/329/labs/VHDL_Reference.html
http://www.lsi .die.upm.es/~angelfh/LCSE/docs/Synario_VHDL_Reference_Manual_1997.pdf

于 2012-09-02T14:03:22.417 に答える