syntax - std_logic_vectorに10進値を割り当てるVHDL

Question

すべてのビットを記述することなく、10ビットのstd_logic_vectorに10進値を追加しようとしています。この特定のシナリオでは問題を起こす価値はないかもしれませんが、将来的に知ることは非常に良いことだと思います。これまでのところ私は持っています：

    signal h_cnt : std_logic_vector(9 downto 0);
    ... --code
    h_cnt <= std_logic_vector(to_unsigned(9, 10));

次のようなエラーメッセージが表示されます。

*エラー（10482）：vhdl_vga.vhd（70）でのVHDLエラー：オブジェクト "to_unsigned"が使用されていますが、宣言されていません*

誰かがこれで私を助けることができますか？

前もって感謝します

Answer 1

使用していたライブラリを交換する必要がありました。

    use ieee.numeric_std.all;

私が必要なものです。