0

VHDL コードで STD_LOGIC を使用しようとしています。このセクションで使用しようとしている STD_LOGIC が機能していないため、コンパイルできport(.....)ません。IEEE ライブラリをインポートしていないため、問題が発生していることはわかっています。インポートしようとしましたが、成功しませんでした。

ModelSim で IEEE ライブラリを VHDL プログラムに正しくインポートする方法を教えてください。

4

1 に答える 1

0

std_logic タイプを定義するパッケージを VHDL デザインにインポートするには、VHDL ファイルの先頭に次の 2 行を追加します。

library ieee;
use ieee.std_logic_1164.all;
于 2012-10-01T18:02:31.557 に答える