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HDL シミュレーターである Modelsim を使用すると、出力で使用されるフォントを指定できます。固定幅フォントはより整然とした出力を可能にしますが、多くの固定幅フォントは目に優しくありません。あなたは何をお勧めします？現在、Lucida Console を使用しています。

いくつかの推奨に従って Inconsolata と Consolas を試しましたが、Modelsim はそれらを 10 ポイントでうまくレンダリングしません。理由はわかりません。

Newbishの質問でごめんなさい。

FPGAプログラミングについて学ぼうとしています。

FPGAボードに1,000ドルを費やす前に：

Verilogを学びたいだけの場合、Modelsimで完全に実行できますか？（実際のチップにのみ現れるタイミングの問題があることを認識していますが、構文/コーディングのスタイルを学習するために/ ...）_

ありがとう！

Verilogで小さなものを書きました：

エラー: test.v (5): (vlog-2155) グローバル宣言は Verilog 2001 構文では違法です。

私が間違っていることは何ですか？ModelSim XE III/Starter 6.4b - カスタム ザイリンクス バージョンを使用しています。

以下は、一部のモデル sim コードです。

#5と#100は何を表している? それらは行番号ですか？このコードに何か問題がありますか?

ModelSimで 27 MHz のクロック信号をセットアップしたいと考えています。私は通常、その信号を右クリックしてクロックをセットアップします->クロック->セットアップ期間。たとえば、50 MHz クロック -> 20 ns または force ステートメントを使用しました。

27 MHz クロックは特殊なため、整数周期ではありません。appx 値でクロックを設定すると、常にタイミングの問題が発生します。

では、この時計をどのように設定すればよいでしょうか。

ModelSim を介して VHDL を実行しています。各エラーと警告には、独自のエラー コードがあります (次のように:(vcom-1292) Slice range direction "downto" specified in slice with prefix of unknown direction.これは単なるメッセージの例です。意味は理解しています。

Mentor には、考えられるすべてのエラー コードのリストと、それらの意味と回避方法の詳細な説明があると思います。ModelSim に付属の PDF にこのエラー コードは見つかりませんでしたし、Google でも見つかりませんでした。誰かポインタはありますか？

最近、Modelsim 10 にアップグレードしたばかりで、すべてのコードを再コンパイルしたところ、37 のうち 30 しかコンパイルされませんでした。コンパイルしないものには一般的なエラーがありました

std_logic 用のパッケージを含め、ビットを std_logics に変更するだけで、最初の再コンパイル時に問題が魔法のように修正されます (私にとってはめったに見られません)。私の質問は、なぜ新しいコンパイラ (たとえそれが新しいものであっても) が bit & unsigned(N downto 0) を受け入れなかったのかということです。HDL コーダーに抽象化を強制する新しい標準のようなものですか? 私の問題を解決した同様の質問を見ましたが、コンパイルが突然異なる理由を知りたいです。

式に遭遇したときに信号がすぐに変更されるのではなく、プロセスが終了したときに信号が変更されることを学びました。この例では、次のとおりです。

例では次のように述べています。

信号 y が変化すると、x でイベントがスケジュールされ、y と同じになります。また、x の反対になるように z にイベントがスケジュールされます。問題は、z の値が y の反対になるかどうかです。もちろん、答えはノーです。2 番目のステートメントが実行されるとき、x のイベントはまだ処理されておらず、z でスケジュールされているイベントは、プロセスが開始される前の x の値の反対になるためです。

さて、私はいくつかのことを理解する必要があります:

1. 私が学んだことから、信号値はプロセスの最後にのみ更新されます。これは正しいです？
2. シグナルxは最初のステートメントとして更新されます。これは の値を変更しませんx。この変更はキューに入れられ、プロセスの終了後に実行されます。したがって、このステートメントの後のすべては変更を認識せず、古い値を持つことx <= yがわかります。xこれは正しいです？
3. 2 番目のステートメントは、 signal の値を変更しようとしていますz。ここでも同じで、z はその値を変更しませんが、別のプロセスの値に依存します。変更zはキューに入れられ、プロセスの最後に実行されます。これは正しいです？

プロセスの最後には何が起こりますか?

可能性番号 1) の値xが変更され、x が新しい値を持つ。2 番目のシグナルzが更新され、最初のシグナルxが更新され、 が にz依存するx場合、その値は の NEW UPDATED 値に基づいて変更されますx。そして、例はうまくいくはずです。

可能性番号 2) の値xが変更され、x が新しい値を持つ。2 番目の信号zが更新されます。zに の古い値が割り当てられているとすると、xそれzは保持される値であり、その古い値xは更新されましたが、この更新は考慮されません。

どちらが正しい方法か教えてください。

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半加算器モジュールを使用して、4 ビットのキャリー先読み加算器を設計しました。次に、機能的な Verilog 記述を使用して、別の 4 ビット キャリー ルックアヘッド加算器を設計しました。2番目のものはより高速であるはずです。どうすればこれを確認できますか? Modelsim または Xilinx ISE Project Navigator でモジュールの動作速度を確認する方法はありますか。