bit-manipulation - VHDL での値の割り当て

Question

問題が発生しました。
私はこのタイプのバイナリコードが好きです。(実際には 10 行のデータがありますが、ここでは 3 行のみを表示しています)。

1000011100101000001111

1110000111101010000111

1000000000011110000010

そして今、各行を出力 1、出力 2、出力 3 (としましょう) に割り当てたいと思います。

基本的に、このタイプのデータをテキスト ファイルから読み込んでおり、各行を配列型変数に割り当てたいと考えています。

VHDL でそれを行うにはどうすればよいでしょうか。なにか提案を。ありがとう。

Answer 1

必要なのは、std_logic_textio パッケージまたは類似のものです。

http://www.vhdl.org/rassp/vhdl/models/standards/std_logic_textio.vhd

これを行う方法の良い例を次に示します。

http://www.stefanvhdl.com/vhdl/html/file_read.html

Answer 2

entity e is
port( output1 : out std_logic_vector(22 downto 0));
end entity

architecture rtl of e is
begin
  output1 <= "1000011100101000001111";
end architecture;

ということですか？