...基本的に、ハードウェアがクロックレートに依存せず、さまざまなコンポーネントのクロックレートを制御するクロックジェネレーターがある実際のチップで何が起こるかを模倣しようとしています。たとえば、2GHzクロックソースの場合、プロセッサの動作周波数が 1 GHz の場合は 2 サイクルごとにプロセッサに信号を、動作周波数が 500 MHz の場合は NoC に 4 サイクルごとに信号を送信
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Web や多くの書籍には、すでに多くのドキュメントがあります。お気に入りの検索エンジンで、 を検索しverilog clock dividerます。Verilog と System Verilog の間に十分な違いはありませんが、この種の設計には期待できません。
System Verilog のように見せたい場合は、またはの代わりalways_ff @...にalways @...andを使用します。優れたコーディング スタイルと実際の違いはありません。SV キーワードを使用すると、機能している RTL が合成可能であるという変更を改善する制約が追加されるだけです。always_comb beginalways beginassign
于 2013-02-05T20:02:38.867 に答える