vhdl - VHDL の tsetup と thold とは何ですか?

Question

私はVHDLを学んでいます。テストバンチを作ろうとしたとき、これらの言葉に出くわしました。彼らはどういう意味ですか？Googleで簡単な説明を見つけることができました。

前もって感謝します。

Answer 1

私の知る限り、tSetup と tHold は VHDL キーワードではありませんが、シミュレートされているデバイスが正しく動作するための最小セットアップ時間とホールド時間です。

• tSetup - クロック エッジの前にデータ/制御が有効である必要がある時間。
• tHold - クロック エッジ後にデータ/制御が有効である必要がある時間。

これを説明する簡単な図：

http://en.wikipedia.org/wiki/Flip-flop_%28electronics%29#Setup.2C_hold.2C_recovery.2C_removal_times

Answer 2

TOTA が言うように、セットアップ タイムとホールド タイムはデジタル ロジック設計の用語であり、VHDL の用語ではありません。

ほとんどの場合、ほとんどの場合、チップ内の内部ブロックをテストしており、ツールがすべてのタイミングを管理するため、テストベンチでそれらを気にする必要はありません。

デバイス ピン レベルで作業している場合、違反のセットアップ タイムとホールド タイムをチェックするようにモデルを設定できます。RTL をシミュレートする場合、(通常は) モデル化される遅延がないため、タイミングは問題ないはずです。後で、すべての実際のチップ遅延が含まれているバックアノテートされたネットリストをシミュレートし、外部デバイスのすべてのタイミング要件を引き続き満たすことを確認できます。