vhdl - 16 ビット std_logic_vector から vhdl の下位 8 ビット std_logic-vector へ

Question

1 つのブロックから 16 ビットの std_logic_vector を出力していますが、後の段階では下位 8 ビットの std_logic_vector のみを使用する必要があり、合成の問題が発生しています...これを回避する方法を教えてください..

Answer 1

16 ビットのstd_logic_vector場合は、次のように個々のバイトにアクセスできます。

signal largeVariable      : std_logic_vector(15 downto 0);
signal lower8bitsVariable : std_logic_vector(7 downto 0);
signal upper8bitsVariable : std_logic_vector(7 downto 0);

(...)

lower8bitsVariable <= largeVariable(7 downto 0);     --Store the lower 8 bits of largeVariable
upper8bitsVariable <= largeVariable(15 downto 8);    --Store the upper 8 bits of largeVariable