それで、この図を見て、私はこれらの答えがどのようになったかを理解しようとしていますか？誰かが私に説明してもらえますか？
A）レジスタR0からR2には合計32個のロジックセルが必要です。各セルは、ShiftRegで動作する1つのMLUTを使用して3ステージのShiftRegを実装します。モード。
B）R3には、ROMモードで1つのキャリーと1つのMLUTを使用して、それぞれがRC加算器を実装する32個のロジックセルが必要です。
C）減算器と加算器はそれぞれROMモードで1つのMLUTを使用する16の論理セルを必要とします
D）コンパレータにはROMモードで16個のロジックセルと1個のMLUTが必要です。
ザイリンクス FPGA で作業していると思いますが、各コンポーネントに対して 1 つの MLUT しか取得できない理由がわかりませんが、説明しようと思います。
これを理解する簡単な方法は、ロジック セルには 1 つのルックアップ テーブル (LUT) が含まれており、MLUT は単にメモリ機能を備えた LUT であることを理解することです。各 LUT は、6 入力のセットに対して 1 ビットを出力できます (後のザイリンクス FPGA ファミリ用)。そのため、1 ビット出力ごとに 1 つの LUT が必要になります。
B) R3 には、ROM モードで 1 つのキャリーと 1 つの MLUT を使用して、それぞれが RC 加算器を実装する 32 個のロジック セルが必要です。
C) 減算器と加算器はそれぞれ、ROM モードで 1 つの MLUT を使用して 16 個のロジック セルを必要とします。
記載されているカテゴリに簡単に分類されます。
ここで、特殊なケースを見てみましょう。
A) レジスタ R0 から R2 には合計 32 個のロジック セルが必要です。各セルは、Shift Reg で動作する 1 つの MLUT を使用して 3 段階のシフト REG を実装します。モード。
は、ザイリンクス MLUT (シフト レジスタ) 内で特別な動作モードを使用するため、32 個のロジック セルを消費します。
D) コンパレータには、ROM モードで 16 個のロジック セルと 1 個の MLUT が必要です。
各ステージの結果は、加算器のように前のステージに依存するため、比較器には 16 個のロジック セルが必要です。したがって、結果を適切に比較するには、16 個が必要です。
上記の説明はザイリンクス FPGA にのみ適用され、他社の FPGA には適用されないことに注意してください。他社の FPGA は設計アプローチが異なり、直接翻訳または比較することはできません。
LUT と CLB がどのように構築されているかについては、ザイリンクスのリソース Web サイトを参照することをお勧めします。これで理解が深まるはずです。
お役に立てれば。
MLUTとは何ですか？FPGAアーキテクチャによって異なります。ベンダーの合成ツールを使用して、デバイスの番号を取得するだけです。