個々のビットまたはビットのグループにコメントを簡単に設定するために、std_logic_vector のビットを個別に設定したいと考えています。ここに私が持っているものがあります:
signal DataOut : std_logic_vector(7 downto 0);
...
DataOut <= ( 5=>'1', -- Instruction defined
4=>'1', -- Data length control bit, high=8bit bus mode selected
3=>'1', -- Display Line Number ctrl bit, high & N3 option pin to VDD=3 lines display
2=>'0', -- Double height font type control byte, not selected
1 downto 0=>"01", -- Select Instruction table1
others=>'0' -- for bits 6,7
);
しかし、「downto」ステートメントに問題があり、ザイリンクス ISE を使用すると次のエラー メッセージが表示されます。
Type std_ulogic does not match with a string litteral
同等の使用を避けるための解決策
1=>'0',
0=>'1',
ブロックごとにビットを設定できるようにするには?