vhdl - 初期化されていない入力信号 isim

Question

私は次の状況で立ち往生しています

uart 用の vhdl プロジェクトを設計しています。uart_rx.vhd と uart_tx.vhd という 2 つのコンポーネントがあります。

uart_tx は、値「0」を受信して最初に Mark 状態になり、signal: ready になると思います。Signal Ready は初期化されていません。つまり、ready = 'U' です。

uart_tx は uart_rx.vhd からの入力を待ちます。uart_tx が uart_rx から「0」を受信するとすぐに、FSM はマークの代わりに開始します。

これが私が使用したアルゴリズムです：

if ready = o
    state <= Mark
else
    state <= Start

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テストベンチと準備のための初期化を作成します。

signal ready : std_logic := '0';