verilog - 生成ブロックに名前があるかどうかを示す vcs 警告

Question

verilog ファイル セットのどこにもインスタンス名のない生成ブロックがあるかどうかを確認する方法が必要です。vcs でコンパイルして、そのようなブロックがいくつかあることを示す警告を表示できるかどうか疑問に思っていました。「悪い」ブロックの例は次のとおりです。

generate
  for (i=0;i<N;i=i+1) begin 
       ….
 end
endgenerate

ありがとう、

Answer 1

私の知る限り、これは vcs が意図した範囲外です。より簡単な解決策は、デフォルト名の生成ブロック インスタンスを合成して grep することです。

また、RTL をスキャンし、すべてforのブロック内if-elseに.generatebegin : [name]

シミュレーターから RTL をチェックすることが本当に必要な場合は、カスタム VPI コールバックを で記述する必要がありますcbEndOfCompile。コールバックで、生成されたすべてのステートメントを見つけてスキャンし、名前を確認します。