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AHDLでコントロールユニット（UC）を実装しており、それをシミュレートして、対応するASMダイアグラムで定義されているとおりに機能するかどうかを確認することになっています。MAX + plus IIを使用してシミュレートしましたが、期待どおりに機能しませんでしたが、AHDLに精通していないため、TABLEの部分は言うまでもなく、何が問題なのかはわかりません。

これが私のコントロールユニットです：

サブデザインEXP1_UC
（（
CLKUC：入力;
RES：入力;
N1、N2、M1、M2：入力;

CLR1、CLR2、CLR3、EN1、EN2、EN3、SEL：出力;
）。
変数
UC：ビットのマシン（CLR1、CLR2、CLR3、EN1、EN2、EN3、SEL）
州と
（（
s0 = B "1110000"、
s1 = B "0001000"、
s2 = B "0000100"、
s3 = B "0000000"、
s4 = B "0000010"、
s5 = B "0000001"、
s6 = B "0000011"
）;
始める
UC.CLK = CLKUC;
UC.RESET = RES;
テーブル
UC、N1、N2、M1、M2 => UC;
s0、0、0、X、X => s0;
s0、1、X、X、X => s1;
s0、X、1、X、X => s2;
s1、X、X、X、X => s3;
s2、X、X、X、X => s3;
s3、0、0、0、0 => s3;
s3、1、X、X、X => s1;
s3、X、1、X、X => s2;
s3、X、X、1、X => s4;
s3、X、X、X、1 => s5;
s4、X、X、X、X => s3;
s5、X、X、X、X => s6;
s6、X、X、X、X => s3;
END TABLE;
終わり;

シミュレーションには、私が理解していない2つの状況があります。

1）現在の状態がS3で、入力がM1=1およびM2=1の場合、次の状態はS6です。私の見方では、最初にS5を通過せずにS6に行く方法はないので、わかりません。

2）現在の状態がS0で、入力がN1=1およびN2=1の場合、次の状態はシミュレーションで「12」として定義されます。まあ、そのような状態はありません...

誰か助けてもらえますか？ありがとう。

アップデート：

1）ADHLとMAX + plus IIを使用する必要があります。これは大学の事務処理であり、コードを記述しなかったためです（私が言ったように、私はそれをシミュレートすることになっています）。 、変更できません）。

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最初に: 本当に AHDL を使用する必要がありますか? - 何年もの間、Altera-land の一部として適切にサポートされていませんでした。また、MAX Plus II は非常に古いソフトウェアです。Quartus を手に入れて、VHDL (または必要に応じて Verilog ;) を学ぶことをお勧めします。耳障りに聞こえたらごめんなさい！

しかし、あなたの問題が実際にどのように聞こえるかは、従来のロジックの問題です... ステートマシンへの入力は適切に同期されていますか? そうでない場合は、クロック エッジの近くで信号が変化し、信号がクロックの一方の側のステート マシンの一部に到達し、クロックの「反対側」の他の部分に到達するため、あらゆる種類の奇妙な効果が得られます (つまり、次のサイクルまで表示されません)。これは物事をひどく混乱させるでしょう！また、リセット信号も clk 信号に同期していることを確認してください。

クイック ハック - 各入力のチェーンに 2 つのフリップフロップを貼り付けます。次に、非同期入力の同期について読んでください...

于 2009-10-28T16:08:38.640 に答える