SystemVerilog コードで一般的に使用される接尾辞と接頭辞は何ですか? 変数、パラメーター、クラスなどの SystemVerilog 要素のコード ガイドラインを参照しています。
ここに私が知っているいくつかがあります：
プレフィックス:
m_- メンバー (このクラスの)cg_- カバーグループ名サフィックス：
_if- インターフェース_t- typedef_s- 構造体_u- ユニオン_e- 列挙_h- クラスへの参照 (ハンドル) である変数名_pkg- パッケージ_c- クラス OR 制約 (1 つを選択してそれを使用)_cb- クロッキング_mp- modport_cg- カバーグループ (これはプレフィックスまたはサフィックスである可能性があります)他の言語の定数などのパラメーターは、大文字のままにする必要があります。それ以外はすべて小文字です。_を区切り文字として使用し、CamelCase は避けてください。
RTL サフィックスの場合、
_n for active low signals.
_a for asynchronous signals.
rst_an implies active low asynchronous reset.
これらは私が遭遇した最も一般的なものです。最良の回答を作成するために、必要に応じて他の回答を含めるか、この回答を編集してさらに追加します。
RTL サフィックスについては、_n の代わりに _l を見てきました。_i と _o は、入力と出力の外観を作成しますが、これにより、自動接続スクリプトが作業を行うのが難しくなります。
プレフィックスについては、src_dst_signal_name (src と dst はモジュールの短縮名) が一般的な方法です。
何よりも、誰もがこれらの (または任意の) 規則に従っているわけではないことを覚えておいてください。私のより厄介なバグの 1 つは、入力信号がアクティブ LOW であるにもかかわらず、サフィックスがないためにインターフェイスが機能しないチップでした。