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私は何年も後に VHDL を再訪しています。オーバーフロー期間にカウンター トリガーを使用して基本的なステート マシンをセットアップしようとしています。

何らかの理由で、m_tick クロックの立ち下がりエッジで状態遷移が発生しています。ステート プロセスの m_tick <= '1' に基づいて、立ち上がりエッジでのみ遷移が必要ですか? 何かを見落としているに違いない。

私はisimでテストしています。私はおそらくあまり賢くないことをしていると確信しています。

ありがとう。

entity nes_ctl is
generic(
        N: integer :=  3;       --17 bit overflow 131k
 );
port(
        clk : in std_logic;
        n_reset : in std_logic
);
end nes_ctl;

architecture Behavioral of nes_ctl is

signal count_reg, count_next: unsigned(N-1 downto 0);   --counter to produce tick
signal m_tick: std_logic;
--state variable
type state_type is (s0,s1,s2,s3,s4,s5);
signal state_reg, state_next: state_type;
signal reset: std_logic;    --inverted reset signal

begin

reset <= not(n_reset);  --invert the reset signal

--syncronos logic
process(clk)
begin
    if(reset= '1') then
        count_reg <= (others=>'0');
        state_reg <= s0;
    elsif (clk'event and clk = '1') then
        count_reg <= count_next;
        state_reg <= state_next;
    end if;
end process;

count_next <= count_reg +1;     --increment counter, will overflow
m_tick <= '1' when count_reg = 0 else '0';      -- tick on every overflow

--STATE MACHINE
process(m_tick)
begin
    if(m_tick <= '1') then  --only when m_tick goes high
        case state_reg is
            when s0 =>
                state_next <= s1;
            when s1 =>
                state_next <= s2;
            when s2 =>
                state_next <= s3;
            when s3 =>
                state_next<= s4;
            when s4 =>
                state_next<= s5;
            when s5 =>
                state_next <= s0;
        end case;   
    else 
        state_next <= state_reg; --keep same state.  no       latches.
    end if;
end process;


end Behavioral;
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m_tick <= '1' は、立ち上がりエッジだけでなく、m_tick が Low のときはいつでも真になります。m_tick をクロックとして使用する場合は、clk の場合と同様に、m_tick'event および m_tick='1' を使用する必要があります。代わりに、m_tick の立ち上がりエッジをクロック イネーブル信号にする場合は、プロセスに clk 信号をクロックし、遅延バージョンと比較して m_tick の立ち上がりエッジを検出する必要があります。

process(clk)
begin
    if (clk'event and clk = '1') then
        m_tick_q <= m_tick;

        -- only when m_tick goes high
        if m_tick='1' and m_tick_q='0' then
            case state_reg is
            ...
于 2013-05-23T16:50:25.480 に答える