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CPU

各モジュールには次のような能力があると考えられます。 [1] データを保存できます。[2] データの演算ができる(算術演算)

モジュールのいくつかのプロパティ（それをリストするだけで、私は今心配しています。）[1]モジュール内のすべてのレジスタ/メモリ要素は、RAISINGエッジでトリガーされます。

これで、このアーキテクチャを使用してコンピューター プロセッサのモデルを作成できます。

Real Deal: FALLING egde がトリガーされるように「コントロール ユニットの次の状態レジスタ」が必要ですか? （なぜそう思うかは後述）

時計：
     |-----| |-----|[1] |------| |-----|    
_____| |________| |________| |________| |____     
                   |----|
                 データは、少なくともこの領域で有効である必要があります (セットアップ/ホールド タイムを考慮して)。
            |----------------|[1]
____________| |__________
したがって、書き込み信号は、この領域で (制御ユニットが必要な場合) アップする必要があります。

この制御信号は、入力と CURRENT STATE の組み合わせの結果です。SO は、現在の状態が変化すると制御信号が変化することを意味します。これは、立ち下がりエッジで状態が変化することを意味します [1]。したがって、状態の変化は、単にクロックの立ち下がりエッジで発生する「制御ユニット状態レジスタ」の変化です。そのため、「「コントロールユニットの次の状態レジスタ」をFALLINGエッジでトリガーする必要があるか」と考えています....私は正しいことを考えていますか？

はいの場合、同じ（コントロールユニット状態レジスタの立ち下がりエッジトリガー）が実際のプロセッサでも発生しているはずです。

私は何かを学んでいるので、許してください+私の間違いを修正してください

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これを処理する一般的な方法は、クロックの立ち上がりエッジで「フェッチ」サイクルをトリガーし、立ち下がりエッジで「実行」サイクルをトリガーすることを考慮することです。

「フェッチ」中にメモリアドレスがインクリメントされ、メモリからのデータが安定して制御回路に伝播できるようになります（ALUの設定、物事を制御するためのデマルチプレクサ、条件付きテストのために状態をサンプリングするためのマルチプレクサ、シフトロジックのセットアップなど）。

「実行」中に、制御回路出力によって制御されているものがトリガーされます (つまり、マルチプレクサによって読み取られるテスト状態がテストされ、真の場合、プログラム カウンターに分岐アドレスをロードすることによって分岐が行われる可能性があります。次のフェッチ サイクルでは、システムは単にメモリ内の次のアドレスにインクリメントするのではなく、分岐アドレスから次の命令をロードします)。

回答者：気前のいい男「BL」（名前のイニシャル）

于 2013-06-17T05:35:48.810 に答える