buffer - Synplify .edn ファイルの HCLKBUF の誤り

Question

Synplify で VHDL コードを合成すると、.edn ファイルに CLKBUF ではなく HCLKBUF が生成されます。私はそれを試しました：

clk16mhzA :signal の属性 syn_isclock は真です。

以下に示すように、しかし、それは動作しません。edn ファイルで CLKBUF を取得するにはどうすればよいですか?

 entity AAA
  port(       
    clk16mhzA:in  std_logic ;
    ...
  );
 attribute syn_isclock of clk16mhzA :signal is true;
 end AAA;