arrays - 信号 x は VHDL 型の配列 (1 ～ n) です。

Question

VHDL 言語でコードを書いていますが、実装したいものがあります: FSM 状況の配列です。

type C_state_type is (IDLE_C, X_chk_C, O_chk_C, tmp_draw_C);
信号 cur_st_C、nxt_st_C は C_state_type の配列 (1 ～ n) です。

これが何らかの形で実装できるかどうか考えていますか? その場合、何を変更すればよいですか？modelsim がこれに同意しないためです。

ありがとう、アミタイ

Answer 1

配列もTYPEとして定義します。次に、信号を配列として定義します。例えば

type C_state_type is (IDLE_C, X_chk_C, O_chk_C, tmp_draw_C);
type C_state_array is array (1 to n) of C_state_type;
signal cur_st_C, nxt_st_C: C_state_array;