verilog - 常に @posedge クロックをブロック

Question

以下のコード例を見てみましょう。

always @(posedge clock)
   begin
   if (reset == 1)
     begin
        something <= 0
     end
   end

ここで、リセットが 0 から 1 に変化すると同時に、クロックのポーズエッジがあるとしましょう。その時点で何か <= 0 になりますか? それとも、次にクロックのポーズエッジが発生したときに発生しますか (リセットが 1 のままであると仮定)?

Answer 1

それは正確にどのようresetに駆動されるかに依存します。

resetとが両方とも同じクロックでトリガーされる場合something、リセットが 1 になった 1 クロック サイクル後に何かが 0 になります。たとえば、次のようになります。

always @(posedge clock)
   begin
   if (somethingelse)
     begin
        reset <= 1;
     end
   end