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FPGA 用のほぼすべての合成ツールでは、HDL 合成の出力はある種の EDIF 形式です。たとえば、Synopsys では、このような形式の拡張子は .edn です。ただし、このフォーマットはすでに FPGA テクノロジに依存しています (合成前に選択した FPGA タイプとそのセルに依存します)。一方、すべての合成ツールでは、最も単純な OR、AND ゲート、および DFF を使用したゲート レベルの表現を見ることができますが、このレベルの表現の出力ファイルは暗号化されています。

FPGA 合成プロセスの後、最低レベル (AND、OR、DFF) のネットリストを取得する必要があります。生成された EDIF ファイルはテクノロジ/セルに依存するため、それらを解析するのは簡単ではありません (FPGA セル記述のライブラリが必要です)。とにかく、合成プログラムで最低レベルのネットリスト表現を取得できますか?

ご注意いただきありがとうございます。

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低レベルのゲート ネットリストが必要な場合は、それらの要素を含むターゲット ライブラリに合成する必要があります。FPGA には未加工のゲートがないため、シンセサイザーがそれらをターゲットにすると、使用可能な要素が作成されます (やや明らかに)。

ASIC ツールを使用する場合、ターゲットが利用できる低レベル ゲートが使用されます。

于 2013-07-12T08:43:04.410 に答える
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edifネットリストを解析する必要がある理由を理解できたかどうかわかりません。しかし、合成後にネットリストを VHDL または Verilog としてエクスポートし、その言語を解析すると役に立ちますか? ほとんどの合成ツールには、合成後にデザインを再シミュレーションするためのこのエクスポート オプションがあります。

于 2013-07-11T20:00:44.430 に答える