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Veriog で 4 対 1 の関数を実装する必要があります。入力は 4 ビットで、0 ～ 15 の数値です。出力は 0 または 1 の単一ビットです。各入力は異なる出力を提供し、入力から出力へのマッピングは既知ですが、入力と出力自体は不明です。私はVCがコードをうまく最適化し、できるだけ短く/きちんとしたものにしたいと思っています。これまでの私の解決策：

c を宣言しなければならないのは見苦しく、vcs がそこで K マップを認識するかどうかはわかりません。これは、case ステートメントや接続法標準形の代入と同様に機能しますか?

クラス用に書いている VHDL コードがいくつかあります。ただし、合成ツールは cell3、cell2、および cell1 を「デッド」コードとして識別し、合成しません。

何が原因でセル 3,2,1 が合成で削除されるのか、私にはまったくわかりません。私はそれを5回以上レビューし、何人かの人に尋ねましたが、「理由」を見つけることができません.

解決策を探しているのではなく、理由への単なるポインタです。

Silverlightアプリでオンザフライでサウンドを生成して再生することは可能ですか？つまり、正弦波を再生したい場合、バッファーを生成してメディアAPIにフィードできますか？

乾杯

ニック

私自身の調査のいくつかを行ったところ、SIDチップにはハードウェアでサポートされている合成機能がほとんどないことがわかりました。ADSRエンベロープとリング変調器を備えた4つの可能な波形（のこぎり波、三角形、パルス、ノイズ）を備えた3つのオーディオオシレーターを含みます。オシレータシンクとリングモジュレーターを伴います。また、単一のPCMサウンドを再生する方法もありました。

それはすべてとても少ないですが、それでも私は私のテレビからたくさんの異なる音を聞きました。それらをどのように組み合わせて、さまざまなオーディオを作成しましたか？

具体的には、これらのコンポーネントを組み合わせてギター、ピアノ、ドラムのようなオーディオを作成する方法を知りたいですか？もう1つの興味深い点は、C64に固有のさまざまなブザーとサウンドです。

しばらく前に、画像の一部から画像の別の部分にテクスチャを自動的かつシームレスに「移植」できるアルゴリズムについての論文を見たことを思い出します。

アプローチは、次のようなものでした。

存在する画像の部分から、ピクセルの小さな正方形 (おそらく 8X8) のデータベースを構築します。

次に、空のピクセル (テクスチャ移植の「宛先」) を選択して塗りつぶし、周囲のピクセルに最もよく一致する正方形の 1 つをデータベース内で探します。次に、見つけた正方形の対応するピクセルの色に従って、空のピクセルに色を付けます。次に、別の空のピクセルを選択し、空のピクセルがなくなるまで繰り返します。

もちろん、これは漠然とした説明にすぎません。なぜなら、詳細の記憶をリフレッシュするためのこのアルゴリズムへの参照が見つからないからです! 誰でも助けることができますか？

インターウェブ上で完全に JavaScript で記述された Nintendo エミュレーターを見つけましたが、サウンドがありません。JavaScript を使用してブラウザーでサウンドを合成し、それを再生する方法はありますか? 一般的に不可能な場合は、Safari/Opera/FireFox/IE/などがありますか? それを可能にする拡張機能は？

サウンドを合成するテクニックについて質問しているわけではなく、ブラウザで実行されているコードによって合成されたサウンドを再生するテクニックについて質問しているだけです。

c# でバンドパス フィルターを実装するにはどうすればよいですか? Silverlight でカスタム MediaStreamSource を使用しており、加算合成を使用してサウンドを生成しています。私のオーディオ ストリームは、int16 ショートの連続ストリームです。

...ここで、「サンプル」は、short.MinValue から short.MaxValue までの正弦計算 (またはその他の複雑な波形の組み合わせ) の関数です。

バンドパスフィルターをどこから始めればよいかわかりません。どうすれば実装できますか？

C で正弦波の振幅 (1 から -1 で表される) を含む任意の長さの符号付き float 配列を生成する最も効率的な方法は何ですか?

私はたくさんのテストベンチを開発し、テスト目的でfor（）ループとwhile（）ループを使用する習慣を身につけました。それはいいです。問題は、私がこの習慣を、合成可能であるはずの回路のコーディングに引き継いだことです。XSTなどは、次のようなコードの合成を（合成パラメーターに追加の変更を加えることなく）拒否します。

シンセサイザーにとってtest_numは値2^32のintであるため、これは悪いコーディングスタイルです。または、無制限のパラメータと見なします。いずれにせよ、それは悪いコーディング習慣です。しかし、私はCとテストベンチでこれを行うことにとても慣れています。上記のコードセグメントのコードの同等の合成可能性は何でしょうか？

ありがとう！

分割コアの開発には coregen を使用しました。デザインでその仕切りを使用しようとした手順は次のとおりです (完全に正しいかどうかはわかりません): 1) ラッパー (core_name.v)、.ngc ファイル、および .veo ファイルをメイン デザイン フォルダーにコピーします。 veo テンプレートを使用したメインの Verilog モジュール: core_name u1(.a(a_p), .b(b_p), .c(c_p), .d(d_p); メインの Verilog モジュールで除算関数が必要な場合はいつでも 3) ` 「core_name.v」を含める

構文チェックを行うと、次のようになります: "core_name.v" line 1 expected 'endmodule', found 'module'

ISE デザインでコアをインスタンス化して合成するために必要な手順を教えてください。

ありがとうございました。