verilog - シノプシス デザイン コンパイラのインスタンス名にジェネレート プレフィックスがありません

Question

以下のコード ブロックを合成すると、mypfx推測されるレジスタの名前に生成ブロックの名前が表示されません。レジスタ名が のように見えることを期待していますsome_hierarchy_prefix/mypfx_0_test_latch_iが、代わりに が表示されますsome_hierarchy_prefix/test_latch_0_。mypfxそれはなぜですか?また、レジスタ名に表示されるようにするにはどうすれば再コーディングできますか?

logic [31:0] test_latch [31:0];
logic [31:0] test_data;
logic clock;

generate
  for(i = 0; i < 32; i++) begin : mypfx
    always_latch
     begin
        if (clock) test_latch[i] <= test_data;
      end     
  end : mypfx
endgenerate