benchmarking - VHDL でのキャッシュ メモリ ベンチマークの作成

Question

Data&Instruction Caches 用の実用的な VHDL デザインがあります。テストベンチで評価したい（ミス率などを見つけたい）。

キャッシュへのランダムなリクエストを作成する方法を知りたいですか? そして、それらをある種の局所性を優先させるか、パターンを持たせる方法は?

つまり、VHDL ベンチマークを作成して、さまざまな条件とメモリ アクセス パターンでキャッシュ設計を評価するにはどうすればよいでしょうか。