verilog - Verilog : インスタンス化中の 'PARAMETER の使用

Question

以下のようにVerilogコードの一部を理解しようとしています:

module_name instance_name (
.....
.signal1(signal1_local['SIGNAL_WIDTH - 1 : 0]),
....
);

「SIGNAL_WIDTH」を理解できません。ここでアポストロフィ (') が使用されているのはなぜですか? 誰がそれが何を意味するのか教えてもらえますか? 前もって感謝します

Answer 1

それはティック定義です：

コードのどこかに次のようなものがあります。

'define SIGNAL_WIDTH 10

それらはグローバルになる傾向があるため、どこにでもある可能性があります。