system-verilog - Verilog アサーション: 含意の前提条件が満たされない

Question

     property p_no_glitch;
    logic data;
        @(in[i]) disable iff (!rst_n)
            (1, data = !in[i]) |=>
        @(posedge clk)
            (in[i] == data);
endproperty : p_no_glitch
CHECK_GLITCH : assert property(p_no_glitch) else $error("%m p_no_glitch");

モジュールが無効になっている場合、次のメッセージが表示されます。

満たされない含意の前例

上記のメッセージをオフにするフラグ (またはその他の方法) はありますか?

Answer 1

VCSで行く方法はです -assert quiet+quiet1+nopostproc。もちろん、SVAの「所有者」が次のようなものを追加する方が良いでしょうdisable iff (!rst_n or !en)