VHDL では、特定のコンポーネントに複数の出力ポートがあることがよくあります。つまり、例の 1 つでは、次のコンポーネントが与えられました。
COMPONENT eight_bitadder
PORT ( a, b: in std_logic_vector(7 downto 0);
f: in std_logic;
C: out std_logic_vector(7 downto 0);
o, z: out std_logic);
END COMPONENT;
z は結果が 0 かどうかを決定し、o はオーバーフローでトリガーします。
私の場合、この加算器を使用したいのですが、実際の結果は重要ではなく、結果が「0」かどうかを確認したいだけです。もちろん、ダミー信号を追加してポートをこの信号に保存することもできますが、それは不必要に複雑に思え、合成中に余分なコンポーネントを追加する可能性がありますか?