私は、VHDL でアップ/ダウン非同期カウンターを実装することを要求する大学のタスクを実行しています。
私の実装は、制御変数ctrlを使用することで構成されているため、0 の場合、カウンターは昇順でカウントされ、それ以外の場合は降順でカウントされます。
私が実装したコード (この分野では、シミュレーションに Quartus 13 と FPGA Cyclone IVE EP4CE129C7 を使用しています) は、このリンクでフォローされています。ただし、結果のシミュレーションでは、出力 q0 と q1 に対して「0」のみが示されます。
では、コードのどこでボトルネックが発生する可能性があるのでしょうか?