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私は VHDL (および一般的なデジタル回路) の初心者で、BCD スタイルのブロックを使用して 2 桁のカウンターを実装しようとしています。この回路の外部にはボタンがあり、押すと目的の桁が 1 つ上がります (目覚まし時計のように)。これは非同期アクションであり、何らかの形式の編集モード (外部強制) で発生します。私が書いたコードは、「elsif raise_edge(digitUp1) then」および「elsif raise_edge(digitUp1) then」ブロックなしで正常に動作しますが、それらが含まれていると失敗します。なぜ機能しないのか、どうすれば修正できるのか、まったくわかりません。「このクロック エッジで割り当て用のレジスタを実装できませんでした」、「できません」などのエラーが発生し続ける

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;

-- ToDo: ENFORCE ON ALL COUNTERS (externally) LOGIC TO PAUSE AT MAX/MIN

entity MinuteCounter is
port( clockIn, digitUp1, digitUp2, reset, counting, countUp : in std_logic;
      clockOut : out std_logic;
      BCD1, BCD2 : out std_logic_vector(3 downto 0));
end MinuteCounter;

architecture structure of MinuteCounter is
signal count1, count2 : std_logic_vector(3 downto 0);
signal carryOut : std_logic;
begin

process( clockIn, digitUp1, digitUp2, countUp, reset, counting)
begin 

    -- Asynchronous reset
    if reset = '1' then
        count1 <= "0000";
        count2 <= "0000";

    -- What to run when there's an active edge of the clock
    elsif rising_edge(clockIn) then

        -- Code to run when timer is running
        if counting = '1' then

            -- What to do when counting up
            if countUp = '1' then
                if ((count1 = "1001") and (count2 = "0101")) then
                    count1 <= "0000";
                    count2 <= "0000";
                    if carryOut = '0' then
                        carryOut <= '1';
                    else
                        carryOut <= '0';
                    end if;
                elsif count1 = "1001" then
                    count1 <= "0000";
                    count2 <= count2 + 1;
                else
                    count1 <= count1 + 1;
                end if;

            -- What to do when counting down (This logic is hard to understand)
            else
                if ((count1 = "0000") and (count2 = "0000")) then
                    count1 <= "1001";
                    count2 <= "0101";
                    if carryOut = '0' then
                        carryOut <= '1';
                    else
                        carryOut <= '0';
                    end if;
                elsif count1 = "0000" then
                    count1 <= "1001";
                    count2 <= count2 - 1;
                else
                    count1 <= count1 - 1;
                end if;
            end if;

        -- When counting is disabled, but there is an active edge (do nothing)
        else
            count1 <= count1;
            count2 <= count2;
        end if;

    -- Code to run when entering values (will not be run if counting = '1') << Externally enforced
    elsif rising_edge(digitUp1) then
        if count1 = "1001" then
            count1 <= "0000";
            count1 <= count1 + 1;
        else
            count1 <= count1 + 1;
        end if;

    -- Code to run when entering values (will not be run if counting = '1') << Externally enforced
    elsif rising_edge(digitUp2) then
        if count2 = "0101" then
            count2 <= "0000";
            count2 <= count2 + 1;
        else
            count2 <= count2 + 1;
        end if;

    -- What to do when there is no active edge or other events (nothing)
    else
        count1 <= count1;
        count2 <= count2;
    end if;

end process;

-- Assign outputs
BCD1 <= count1;
BCD2 <= count2;
clockOut <= carryOut;

end structure;
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「機能しない理由」は、質問のタイトルで説明されています:プロセス ブロック内の複数のrising_edge detections。

VHDL はハードウェアを記述するように設計されており、複数のクロック信号に応答する基本的な回路要素はありません。したがって、そのように回路を説明することはできません。

それで、どうやってそれを修正しますか？

回路を、単一のプロセスが 1 つのクロック信号 (および、正しく使用している場合はオプションで 1 つの非同期リセット信号) しか持たない回路に変換します。これは、実際のレジスタとフリップフロップを使用して実装できます。

2 つの方法は次のとおりです。

  1. 信号を使用してそれらの間で通信する複数のプロセス
  2. メイン クロック エッジで他の信号をサンプリングする、1 つのクロックを使用した 1 つのプロセス。

これらを正しく判断するには、設計に関するある程度の全体的な知識が必要です。

ここでは、1 つの高速クロックではなく、3 つのクロック信号すべてが実際にボタンを押しているように聞こえます。したがって、別のボタンが押されている間にクロック エッジが発生することは保証できません。

したがって、ここに進む多くの方法の1つがあります。3つの入力イベントすべてをカバーするクロック信号を（プロセス外で）作成します。

my_clock <= clockIn or digitUp1 or digitUp2;

これで、このクロックを使用してプロセスを書き直すことができます。

process(my_clock, reset) is
begin
   if reset = '1' then
      -- reset actions
   elsif rising_edge(my_clock) then
      -- what caused this event?
      if digitUp1 = '1' then      -- bump digit 1
      elsif digitup2 = '1' then   -- bump digit 2
      else                        -- count normally
      endif;
   end if;
end process;

ノート：

  1. これは適切な同期プロセスであるため、センシティビティ リストにはクロックとリセットのみが含まれます。
  2. これはある意味では機能しますが、顧客が望んでいるものではない可能性があります。たとえば、3 つのボタンをすべて押したままにするとどうなりますか? 設計に対する他のアプローチを検討することもできます。
于 2013-11-10T11:17:48.800 に答える