verilog - 「;」を必要としない SystemVerilog マクロ 行末に

Question

SystemVerilogでは;、行末に「 」を追加する必要はありません。例えば：

`uvm_do(pkt) 

なぜコンパイラはこれを処理できるのに、「 」のない通常の行を処理できないのだろうか;。