concatenation - VHDL でのビットの連結

Question

VHDL でビットを連結するにはどうすればよいですか? 次のコードを使用しようとしています。

ケース b0 & b1 & b2 & b3 は ...

そしてそれはエラーをスローします

ありがとう

Answer 1

連結演算子「&」は、シグナル代入演算子「<=」の右側でのみ使用できます。

Answer 2

case ステートメントで連結演算子を使用することはできません。考えられる解決策の 1 つは、プロセス内で変数を使用することです。

process(b0,b1,b2,b3)
   variable bcat : std_logic_vector(0 to 3);
begin
   bcat := b0 & b1 & b2 & b3;
   case bcat is
      when "0000" => x <= 1;
      when others => x <= 2;
   end case;
end process;

Answer 3

連結演算子の例を次に示します。

architecture EXAMPLE of CONCATENATION is
   signal Z_BUS : bit_vector (3 downto 0);
   signal A_BIT, B_BIT, C_BIT, D_BIT : bit;
begin
   Z_BUS <= A_BIT & B_BIT & C_BIT & D_BIT;
end EXAMPLE;