verilog - Verilog の例 間違っていますか? アービタ コード MSB ファインダ

Question

例として私の本には次のように記載されています。

wire [n-1:0] c = {1'b1,(~r[n-1:1] & c[n-1:1])}; 

n=4 の場合、c は 4 ビットですが、連結すると 5 ビットになります! 0.o
)r ここで Verilog について理解できないことがありますか。